台湾专利TW201308568A 半導體裝置與半導體裝置的形成方法

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专利摘要:
多晶片晶圓級封裝(multi-chip wafer package)包括三個堆疊之半導體晶粒。一第一半導體晶粒為埋入一第一感光性材料層中。一第二半導體晶粒為堆疊於該第一半導體晶粒的頂部上，其中該第二半導體晶粒為與該第一半導體晶粒面對面耦接。一第三半導體晶粒為背對背附著至該第二半導體晶粒。該第二半導體晶粒與該第三半導體晶粒兩者為埋入一第二感光性材料層中。多晶片晶圓級封裝更包括複數個通孔形成於該第一感光性材料層與該第二感光性材料層中。
公开号:TW201308568A
申请号:TW100141202
申请日:2011-11-11
公开日:2013-02-16
发明作者:Chun-Hui Yu；Chih-Hang Tung；Tung-Liang Shao；Chen-Hua Yu；Da-Yuan Shih
申请人:Taiwan Semiconductor Mfg；
IPC主号:H01L21-00

专利说明:
半導體裝置與半導體裝置的形成方法
本發明係關於一種半導體裝置，且特別關於一種多晶片半導體裝置。
由於積體電路之發明，因此半導體工業已經歷了因在各種電子元件(例如，電晶體、二極體、電阻器、電容器等)之積體密度方面的持續改善的快速成長。對於大多數的部分而言，此在積體密度中的改善，來自在最小之結構尺寸中的重複減縮，其允許較多的構件被整合進一給予的範圍中。隨著近來甚至更小之電子裝置的需求已增加，其增加了半導體晶粒之更小與更有創造性的封裝技術的需要。
隨著半導體技術發展，多晶片晶圓級封裝半導體裝置已顯露為一有效選擇，以更進一步減少半導體晶片的實體尺寸。在一多晶片晶圓級封裝半導體裝置中，將主動電路，例如邏輯、記憶體、處理器電路與其類似物製造於不同的晶圓上，且使用取放(pick-and-place)技術將各晶圓晶粒堆疊於另一晶圓晶粒的頂部上。藉由使用多晶片半導體裝置可達到高得多的密度。此外，多晶片半導體裝置可達成較小之形狀因素(form factor)、成本效益、增加的性能與較低的功率消耗。
多晶片半導體裝置可包括一頂部主動電路層、一底部主動電路層與複數個中間層(inter-layer)。在一多晶片半導體裝置中，兩個晶粒經由複數個微凸塊(micro bump)可互相接合，且經由複數個直通矽穿孔(through silicon via)可互相電性耦接。微凸塊與直通矽穿孔提供多晶片半導體裝置之垂直軸方面的一電性內連線。因此，介於兩個半導體晶粒之間的訊號路徑相較於在一傳統多晶片裝置中的那些較短，而於傳統多晶片裝置中使用內連線技術，例如導線接合晶片堆疊封裝(wire bonding based chip stacking package)，來將不同之晶粒互相接合。在晶圓已被切割之前，將多半導體晶粒進行封裝。晶圓級封裝技術具有一些優點。於晶圓程度封裝多半導體晶粒的一個有益的特徵為多晶片晶圓級封裝技術可降低製造成本。晶圓級封裝多晶片半導體裝置的另一有益的特徵為由於使用微凸塊與直通矽穿孔而減少了寄生損耗(parasitic loss)。
本發明提供一種半導體裝置，包括：一第一半導體晶粒，其埋入一第一感光性材料層中；一第二半導體晶粒，其堆疊於該第一半導體晶粒之頂部上，其中該第二半導體晶粒為面對面與該第一半導體晶粒耦接；一第二感光性材料層，其形成於該第一感光性材料層的頂部上，其中該第二半導體晶粒埋入該第二感光性材料層中；以及複數個通孔，其形成於該第一感光性材料層與第二感光性材料層中。
本發明另提供一種半導體裝置，包括：一第一半導體層，包括：一第一半導體晶粒，其埋入一第一感光性材料層中；以及複數個通孔，其形成於該第一感光性材料層中；一第二半導體層，包括：一第二半導體晶粒與一第三半導體晶粒，其經由一黏著材料層背對背堆疊在一起；一第二感光性材料層，其中該第二半導體晶粒與該第三半導體晶粒埋入該第二感光性材料層中；以及複數個通孔，其形成於該第三半導體晶粒的頂部上；一第三半導體層，其具有與該第二半導體層之一相同的結構；一第一群組之金屬凸塊，其形成於該第一半導體層與該第二半導體層之間；以及一第二群組之金屬凸塊，其形成於該第二半導體層與該第三半導體層之間。
本發明還提供一種半導體裝置的形成方法，包括：藉由將一第一半導體晶粒埋入一第一感光性材料層中，來形成一重新裝配之晶圓；形成一第一群組之通孔於該第一感光性材料層中；將一第二半導體晶粒經由複數個金屬凸塊與該第一半導體晶粒連接；使用一第一黏著層將一第三半導體晶粒背對背附著至該第二半導體晶粒；形成一第二感光性材料層，其包含該第二半導體晶粒與該第三半導體晶粒；以及形成一第二群組之通孔於該第二感光性材料層中。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖示，作詳細說明如下：
最初參見第1圖，根據一實施例繪示出一多晶片半導體裝置的一剖面圖。多晶片半導體裝置100包括一第一半導體晶粒CHIP 1、一第二半導體晶粒CHIP 2與一第三半導體晶粒CHIP 3。如於第1圖中所示，第一半導體晶粒CHIP 1、第二半導體晶粒CHIP 2與第三半導體晶粒CHIP 3為堆疊在一起以形成多晶片半導體裝置100。更具體的是，使用複數個金屬凸塊122來將第一半導體晶粒CHIP 1與第二半導體晶粒CHIP 2堆疊在一起。使用一環氧樹脂層124來將第三半導體晶粒CHIP 3背對背(back-to-back)附著至第二半導體晶粒CHIP 2。
多晶片半導體裝置100更包括複數個焊球110為輸入/輸出(input/output,I/O)墊，其藉由使用複數個凸塊底層金屬(under bump metallization,UBM)結構112被固定於多晶片半導體裝置的頂部面上。為了提供各種實施例之發明方面的基礎理解，以無細部的方式來繪製第一半導體晶粒CHIP 1、第二半導體晶粒CHIP 2與第三半導體晶粒CHIP 3。然而，應注意的是，第一半導體晶粒CHIP 1、第二半導體晶粒CHIP 2與第三半導體晶粒CHIP 3可包括基礎半導體層，例如主動電路層、基板層、層間介電層(inter-layer dielectric,ILD)與金屬間介電層(inter-metal dielectric,IMD)(未顯示)。
根據一實施例，第一半導體晶粒CHIP 1可包括複數個邏輯電路，例如中央處理單元(central processing unit,CPU)、圖形處理單元(graphics processing unit,GPU)與其類似物。第二半導體晶粒CHIP 2與第三半導體晶粒CHIP 3可包括複數個記憶電路(memory circuit)，例如靜態隨機存取記憶體(static random access memory,SRAM)與動態隨機存取記憶體(dynamic random access memory,DRAM)及其類似物。應注意的是，第一半導體晶粒CHIP 1、第二半導體晶粒CHIP 2與第三半導體晶粒CHIP 3可具有許多實施例，其也於本發明揭露的範圍中。
多晶片半導體裝置100可包括兩層感光性材料層106與108。第二感光性材料層106形成於第一感光性材料層108的頂部上。如於第1圖中所示，第一半導體晶粒CHIP 1為埋入第一感光性材料層108中。穿過於第一感光性材料層108來形成複數個貫通孔(through via,TAV) 104。應注意的是，儘管第1圖繪示複數個貫通孔104形成於第一感光性材料層108中，但本發明的一些實施例可不包括在第一感光性材料層108中的複數個貫通孔104。貫通孔104可為非必須的，由於不需經由在第一感光性材料層108中之貫通孔104來連接第一半導體晶粒CHIP 1之主動電路與多晶片裝置100的輸入/輸出墊。
第二感光性材料層106可埋置第二半導體晶粒CHIP 2、第三半導體晶粒CHIP 3、複數個貫通孔102與複數個貫通孔116。應注意的是，如於第1圖中所示，貫通孔102與貫通孔116兩者為形成於第二感光性材料層106中。然而，貫通孔116形成於多晶片半導體裝置100的第三半導體晶粒CHIP 3與焊球側之間。相對地，貫通孔102穿過第二感光性材料層106來形成，且更連接至形成於第一感光性材料層108之頂部上的一第一重新分配層126。感光性材料層106、108與在各層中之分別的貫通孔的形成製程將於第3-14圖被詳細描述。
第一半導體晶粒CHIP 1的主動電路層(未顯示)經由複數個金屬凸塊122來與第二半導體晶粒CHIP 2的主動電路層(未顯示)耦接。此外，第一重新分配層126與貫通孔104及貫通孔102可形成各種連接路徑，以使第一半導體晶粒CHIP 1與第二半導體晶粒CHIP 2兩者的主動電路可與焊球110連接。同樣地，第二重新分配層114與貫通孔116可形成各種連接路徑，以使第三半導體晶粒CHIP 3的主動電路(未顯示)可與焊球110連接。
多晶片半導體裝置100可包括一基準平面120形成於第一半導體晶粒CHIP 1的背面上。基準平面120可由一導電材料，例如銅、銀、金、鎢、鋁、其組合或其類似物所形成。或者，基準平面120可由一廣泛的各種材料，包括玻璃、矽、陶瓷、聚合物與其類似物所形成。根據一實施例，基準平面120可藉由一黏著劑黏附於第一半導體晶粒CHIP 1的背面上，而黏著劑，例如包括環氧樹脂與其類似物的熱介面材料(thermal interface material)。
如於第1圖中所示，形成基準平面120與第一半導體晶粒CHIP 1直接地鄰接。因此，基準平面120可協助消除從第一半導體晶粒CHIP 1產生的熱。因此，基準平面120可協助降低第一半導體晶粒CHIP 1的接面溫度(junction temperature)。與不具有基準平面之半導體晶粒相較，第一半導體晶粒CHIP 1受惠於由於基準平面120的熱消除，以使第一半導體晶粒CHIP 1的可靠度與性能可被改善。根據一實施例，基準平面120的厚度為在從5 um至50 um的範圍中。應注意的是，選擇基準平面120的厚度範圍純粹是為了示範之目的，並不打算將本發明揭露之各種實施例限制為任何特定厚度。熟悉此技藝人士可瞭解任何變化、替代或修飾。
第2圖繪示根據其他實施例之一多晶片半導體裝置的一剖面圖。如於第2圖中所示，多晶片半導體裝置200與顯示於第1圖中之多晶片半導體裝置100的結構相似，除了第一感光性材料層108可被一包覆(encapsulation)材料層109所取代。如本技術領域中所知，包覆材料層可包括鑄模化合物(molding compound)，例如環氧化合物為基礎之樹脂與其類似物。形成於多晶片半導體裝置200中的鑄模化合物可協助保護第一半導體晶粒CHIP 1免於熱、震動、潮濕與腐蝕。包覆材料層的形成為本技術領域所熟知，且因此不於此處詳細討論。
第3至14圖為根據一實施例，在多晶片半導體裝置之製造中之中間階段的剖面圖。第3圖繪示將一第一半導體晶粒CHIP 1置於基準平面120上的一剖面圖。如於第3圖中所示，將第一半導體晶粒CHIP 1的背面固定於基準平面120上。第一半導體晶粒CHIP 1可包括主動電路層、基板層、層間介電層與金屬間介電層(未顯示)。第一半導體晶粒CHIP 1可更包括複數個金屬墊，而複數個金屬墊的連接為經由一重新分配層來重新分配。在說明書中，具有金屬墊之半導體晶粒的一面，為被替代地意指為半導體晶粒的正面。另一方面，不具有金屬墊之半導體晶粒的一面，為被意指為半導體晶粒的背面。應注意的是，儘管第2圖繪示出兩個晶粒固定於基準平面120上，然而，基準平面120可容納任何數目的半導體晶粒。
第4圖繪示一第一感光性材料層108的一剖面圖。第一感光性材料層108形成於第一半導體晶粒CHIP 1的頂部上。如於第4圖中所示，第一半導體晶粒CHIP 1為埋入第一感光性材料層108中。感光性材料可包括聚苯噁唑(polybenzoxazole,PBO)、SU-8感光性環氧樹脂、薄膜型(film-type)聚合物材料及/或其類似物。應注意的是，儘管第4圖繪示一感光性材料層，然而，第一感光性材料層108可由包括非感光性材料的聚合物材料所形成，非感光性材料，例如鑄模化合物、橡膠及/或其類似物。根據一實施例，將感光性材料積層(laminate)或塗覆於複數個第一半導體晶粒CHIP 1上，以便形成一重新裝配之晶圓，重新裝配之晶圓包括複數個第一半導體晶粒CHIP 1。具有被積層或被塗覆於第一半導體晶粒CHIP 1上之一感光性材料的一個有益特徵為，擴大CHIP的有效晶粒範圍，以使第二半導體晶粒CHIP 2(未顯示，但繪示於第8圖中)可為大於或小於第一半導體晶粒CHIP 1。換句話說，第一半導體晶粒CHIP 1的尺寸並不被隨後堆疊於第一半導體晶粒CHIP 1之頂部上之晶圓的尺寸所限制。
第5圖繪示形成複數個開口於第一感光性材料層108中的一剖面圖。考慮到電與熱的需求，將第一感光性材料層108之選擇的區域暴露於光下。因此，暴露於光下之感光性區域的物理特性改變。根據一實施例，當提供一顯影溶液至第一感光性材料層108時，暴露於光下之感光性區域的物理特性的改變會導致暴露區域被蝕刻掉。因此形成各種開口502。在第一感光性材料層108中之開口502的形成包含光微影(lithography)操作，其為所熟知，且因此不於此處更進一步詳述。
第6圖顯示複數個貫通孔與一重新分配層的形成。如於第6圖中所示，藉由使用一電鍍製程將一導電材料填滿開口502(未顯示，但繪示於第5圖)。因此，複數個貫通孔602形成於第一感光性材料層108中。導電材料可為銅，但可為任何適合之導電材料，例如銅合金、鋁、鎢、銀與其組合。為了重新分配來自貫通孔602的電性連接，可於第一感光性材料層108之頂部面上形成一重新分配層604。重新分配層604可藉由一電鍍過程的方式來形成。
第7圖繪示複數個凸塊底層金屬結構與金屬凸塊的形成。複數個凸塊底層金屬結構702形成於重新分配層604的頂部上。凸塊底層金屬結構702可協助避免介於多晶片半導體裝置的焊球與積體電路之間的擴散(diffusion)，而提供一低電阻電性連接。金屬凸塊為將在一多晶片半導體裝置中之兩個半導體晶粒的主動電路進行連接的一有效方式。
第8圖繪示將第二半導體晶粒CHIP 2與第三半導體晶粒CHIP 3堆疊於第一半導體晶粒CHIP 1之頂部上的製程。藉由使用一黏著劑804，將第三半導體晶粒CHIP 3的背面黏附於第二半導體晶粒CHIP 2之背面的頂部上，而黏著劑804，例如環氧樹脂、熱介面材料及/或其類似物。第二半導體晶粒CHIP 2為經由以金屬凸塊、凸塊底層金屬結構、重新分配層與金屬墊所形成之連接路徑來與第一半導體晶粒CHIP 1面對面耦接。
一底部填充材料802可形成於介於重新分配層與第二半導體晶粒CHIP 2之間的缺口中。根據一實施例，底部填充材料802可為一環氧樹脂，其被分配於介於重新分配層與第二半導體晶粒CHIP 2之間的缺口。環氧樹脂可以液體形式被提供，且因此其可在一固化製程後變硬。熟悉此技藝人士可瞭解，在將第二半導體晶粒CHIP 2附著至重新裝配之晶圓之後來分配底部填充材料802，僅僅為形成底部填充材料層的一個方式。熟悉此技藝人士可瞭解，其具有此揭露之許多實施例的變形。例如，一於液體或半液體形式之環氧樹脂可被預先提供至第一半導體晶粒CHIP 1的頂部面上。接著，將第二半導體晶粒CHIP 2推穿過由環氧樹脂所形成的塗覆層，直到使第二半導體晶粒CHIP 2與第一半導體晶粒CHIP 1之頂部上的對應凸塊704接觸。或者，可將底部填充材料層提供至第一半導體晶粒CHIP 1的頂部面上，以形成一滑溜塗覆(icy coating)，在一熱固化製程中，第二半導體晶粒CHIP 2與第一半導體晶粒CHIP 1之頂部上的對應凸塊704接觸。具有底部填充材料802的一有益特徵為，底部填充材料可在一多晶片半導體裝置的製造期間，協助減少機械與熱應力。
第9圖繪示一第二感光性材料層106的一剖面圖。第二感光性材料層106形成於第一感光性材料層108的頂部上。如於第9圖中所示，第二半導體晶粒CHIP 2與第三半導體晶粒CHIP 3被埋入於第二感光性材料層106中。形成一感光性材料層的製程已被描述於關於第4圖的上方段落，且因此為了避免重複不於此處詳細討論。
第10圖繪示在第二感光性材料層106中形成複數個開口的一剖面圖。考慮到電與熱的需求，將第二感光性材料層106之選擇的區域暴露於光下。因此形成具有不同深度之各種開口。更具體的是，一些長的開口102穿過第二感光性材料層106來形成，且一些短的開口116形成於第二感光性材料層106的頂部面與第三半導體晶粒CHIP 3的正面之間。
第11圖繪示在第二感光性材料層106中之複數個貫通孔與在第二感光性材料層106之頂部上之一重新分配層的形成。如於第11圖中所示，將一導電材料填滿開口102與116。導電材料可為銅，但可為任何適合之導電材料，例如銅合金、鋁、鎢、銀與其組合。為了重新分配來自貫通孔102與116的電性連接，可於第二感光性材料層106的頂部上形成一重新分配層114。此重新分配層可藉由一電鍍過程的方式來形成。
第12圖繪示複數個凸塊底層金屬結構與內連接墊(interconnection pad)的形成。複數個凸塊底層金屬結構形成於重新分配層114與焊球110之間。凸塊底層金屬結構協助避免介於多晶片半導體裝置的焊球與積體電路之間的擴散，而提供一低電阻電性連接。內連接墊為多晶片半導體裝置的I/O墊。根據一實施例，內連接墊可為複數個焊球110。或者，內連接墊可為複數個基板柵格陣列(land grid array,LGA)墊。
第13圖繪示從一多晶片半導體裝置移除基準平面120的製程。根據一實施例，基準平面120為多晶片半導體裝置的一非必要構件。基準平面120可從多晶片半導體裝置分開。可使用各種之分開製程來將多晶片半導體裝置從基準平面120分離。各種之分開製程可包括一化學溶劑、一UV曝曬與其類似方法。第14圖繪示，使用一切割製程(dicing process)將重新裝配之晶圓分成個別之晶片封裝體1402與1404的製程。切割製程為本技術領域所熟知，且因此不於此處詳細討論。
第15圖繪示根據另一實施例之另一多晶片半導體裝置。如於第15圖中所示，多晶片半導體裝置1500的結構與顯示於第1圖中之多晶片半導體裝置100的結構相似，除了其具有一額外的層1504，而額外的層1504具有與第二層1502相同的結構。在第三層1504中的半導體晶片與在第二層1502中的半導體晶片經由介於第二層1502與第三層1504之間的複數個微凸塊來電性耦接。
第16圖繪示根據另一實施例之另一多晶片半導體裝置的一剖面圖。如於第16圖中所示，多晶片半導體裝置1600的結構與顯示於第1圖中之多晶片半導體裝置100的結構相似，除了其具有複數個焊球1602形成於第一感光性材料層108的背面上。於感光性材料層上之焊球的形成已被描述於關於第12圖的上方段落，且因此為了避免重複不於此處再次討論。具有形成於第一感光性材料層108之背面上的第二群組之焊球1602的一有益特徵為，藉由焊球1602，可將複數個多晶片半導體裝置1600堆疊於彼此的頂部上並將其電性內連接。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
CHIP 1．．．第一半導體晶粒
CHIP 2．．．第二半導體晶粒
CHIP 3．．．第三半導體晶粒
100、200、1500、1600．．．多晶片半導體裝置
102．．．長的開口
104、116、602．．．貫通孔(through via,TAV)
106．．．第二感光性材料層
108．．．第一感光性材料層
110、1602．．．焊球
112、702．．．凸塊底層金屬(under bump metallization,UBM)結構
114．．．第二重新分配層
116．．．短的開口
120．．．基準平面
122．．．金屬凸塊
124．．．環氧樹脂
126．．．第一重新分配層
502．．．開口
604．．．重新分配層
704．．．凸塊
802．．．底部填充材料
804．．．黏著劑
1402、1404．．．個別之晶片封裝體
1502．．．第二層
1504．．．額外的層(第三層)
第1圖繪示根據一實施例之一多晶片半導體裝置的一剖面圖；
第2圖繪示根據另一實施例之一多晶片半導體裝置的一剖面圖；
第3圖至第14圖為根據一實施例，在一多晶片半導體裝置之製造中之中間階段的剖面圖；
第15圖繪示根據另一實施例之另一多晶片半導體裝置；以及
第16圖繪示根據另一實施例之另一多晶片半導體裝置的一剖面圖。
CHIP 1．．．第一半導體晶粒
CHIP 2．．．第二半導體晶粒
CHIP 3．．．第三半導體晶粒
100．．．多晶片半導體裝置
102．．．長的開口
104．．．貫通孔(through via,TAV)
106．．．第二感光性材料層
108．．．第一感光性材料層
110．．．焊球
112．．．凸塊底層金屬(under bump metallization,UBM)結構
114．．．第二重新分配層
116．．．短的開口
120．．．基準平面
122．．．金屬凸塊
124．．．環氧樹脂
126．．．第一重新分配層

权利要求:
Claims (10)
[1] 一種半導體裝置，包括：一第一半導體晶粒，其埋入一第一感光性材料層中；一第二半導體晶粒，其堆疊於該第一半導體晶粒之頂部上，其中該第二半導體晶粒為面對面與該第一半導體晶粒耦接；一第二感光性材料層，其形成於該第一感光性材料層的頂部上，其中該第二半導體晶粒埋入該第二感光性材料層中；以及複數個通孔，其形成於該第一感光性材料層與第二感光性材料層中。
[2] 如申請專利範圍第1項所述之半導體裝置，更包括：一第三半導體晶粒，其置於該第二半導體晶粒上，其中該第三半導體晶粒之背面經由一第一黏著材料層附著至該第二半導體晶粒之背面，其中該第三半導體晶粒埋入該第二感光性材料層中。
[3] 如申請專利範圍第2項所述之半導體裝置，其中該複數個通孔包括：一第一群組之通孔，其形成於該第三半導體晶粒的正面與該第二感光性材料層的頂部面之間；一第二群組之通孔，其形成於該第一半導體晶粒的正面與該第一感光性材料層的頂部面之間；以及一第三群組之通孔，其穿過該第二感光性材料層形成。
[4] 如申請專利範圍第2項所述之半導體裝置，更包括：一基準平面，其經由一第二黏著材料層附著至該第一半導體晶粒之背面；複數個金屬凸塊，其形成於該第一半導體晶粒與該第二半導體晶粒之間；一第一重新分配層，其形成於該第一感光性材料層的頂部上；一第二重新分配層，其形成於該第二感光性材料層的頂部上；一底部填充材料層，其形成於該第二半導體晶粒與該第一重新分配層之間；以及複數個焊球，其形成於該第二重新分配層的頂部上。
[5] 如申請專利範圍第4項所述之半導體裝置，其中設置該第一重新分配層與該複數個金屬凸塊，以使：於該第一半導體晶粒中之各種主動電路經由以該第一重新分配層與該複數個金屬凸塊所形成之連接路徑與於該第二半導體晶粒中之各種主動電路耦接。
[6] 如申請專利範圍第4項所述之半導體裝置，其中設置該第一重新分配層、該複數個金屬凸塊、該複數個通孔與該第二重新分配層，以使：於該第一半導體晶粒中之各種主動電路與於該第二半導體晶粒中之各種主動電路經由以該第一重新分配層、該複數個金屬凸塊、該複數個通孔與該第二重新分配層所形成之連接路徑與該複數個焊球耦接。
[7] 如申請專利範圍第4項所述之半導體裝置，其中設置該複數個通孔與該第二重新分配層，以使：於該第三半導體晶粒中之各種主動電路經由以該複數個通孔與該第二重新分配層所形成之連接路徑與該複數個焊球耦接。
[8] 一種半導體裝置的形成方法，包括：藉由將一第一半導體晶粒埋入一第一感光性材料層中，來形成一重新裝配之晶圓；形成一第一群組之通孔於該第一感光性材料層中；將一第二半導體晶粒經由複數個金屬凸塊與該第一半導體晶粒連接；使用一第一黏著層將一第三半導體晶粒背對背附著至該第二半導體晶粒；形成一第二感光性材料層，其包含該第二半導體晶粒與該第三半導體晶粒；以及形成一第二群組之通孔於該第二感光性材料層中。
[9] 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括：形成複數個金屬凸塊於該第一半導體晶粒與該第二半導體晶粒之間；形成一第一重新分配層於該第一感光性材料層的頂部上；形成一第二重新分配層於該第二感光性材料層的頂部上；形成一底部填充材料層於該第二半導體晶粒與該一第一重新分配層之間；以及形成複數個焊球於該第二重新分配層的頂部上。
[10] 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括：形成一第一群組之開口介該第三半導體晶粒的正面與該第二感光性材料層的正面之間；形成一第二群組之開口於該第一半導體晶粒的正面與該第一感光性材料層的正面之間；以及形成一第三群組之開口穿過該第二感光性材料層。

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法律状态:

优先权:

申请号 | 申请日 | 专利标题

US13/206,694|US8754514B2|2011-08-10|2011-08-10|Multi-chip wafer level package|

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